| Title: | Разработка блока верификации цифровой ячейки памяти полупостоянного запоминающего устройства |
| Authors: | Данилов М. Д. Козлова И. Н. Шишкина Д. А. |
| Keywords: | VERILOG верификация цифровой ячейки памяти встроенная система самотестирования маршевые тесты полупостоянные запоминающие устройства цифровые ячейки памяти |
| Issue Date: | 2021 |
| Citation: | Данилов, М. Д. Разработка блока верификации цифровой ячейки памяти полупостоянного запоминающего устройства : вып. квалификац. работа по направлению подгот. 11.03.04 "Электроника и наноэлектроника" (уровень бакалавриата) / М. Д. Данилов ; рук. работы И. Н. Козлова ; нормоконтролер Д. А. Шишкина ; Минобрнауки России, Самар. нац. исслед. ун-т им. С. П. Королева (Самар. ун-т), Ин-т информатики, математики и электроники, Фа. - Самара, 2021. - on-line |
| Abstract: | В работе рассматриваются методы верификации постоянных запоминающихустройств, свойственные им модели неисправностей, а также структуры встроенной системысамотестирования.Цель работы – разработка блока верификации цифровой ячейки памятиполупостоянного запоминающего устройства.В результате был выбран и модернизирован маршевый алгоритм тестирования Disturbв соответствии с целью работы. Разработана на языке описания аппаратуры Verilogповеденческая модель встроенной системы самотестирования с архитектурой,поддерживающей модернизированный алгоритм. |
| URI: | http://repo.ssau.ru/jspui/handle/123456789/55174 |
| Appears in Collections: | Выпускные квалификационные работы |
Files in This Item:
| File | Size | Format | |
|---|---|---|---|
| Данилов_Максим_Дмитриевич_Разработка_блока_верификации_цифровой.pdf | 2.23 MB | Adobe PDF | View/Open Request a copy |
Items in Repository are protected by copyright, with all rights reserved, unless otherwise indicated.