Отрывок: В данной ячейке находятся две трех-входовые LUT. 37 В обычном режиме левый мультиплексор выбирает результат из верхней или нижней LUT. В арифметическом режиме выходы LUT подаются на сумматор. Выбор режима программируется помощью среднего мультиплексора. Выход может быть синхронным или асинхронным, в зависимости от программирования мультиплексора справа. Современные семейства ПЛИС расширяют вышеупомянутые возможности, чтобы включать функцион...
Полная запись метаданных
Поле DC Значение Язык
dc.contributor.authorБондаренко М. И.ru
dc.contributor.authorКозлова И. Н.ru
dc.contributor.authorМинистерство науки и высшего образования Российской Федерацииru
dc.contributor.authorСамарский национальный исследовательский университет им. С. П. Королева (Самарский университет)ru
dc.contributor.authorИнститут информатикиru
dc.contributor.authorматематики и электроникиru
dc.coverage.spatialязык программирования SystemVerilogru
dc.coverage.spatialрастеризацияru
dc.coverage.spatialрасчет энергопотребленияru
dc.coverage.spatialрасчет производительностиru
dc.coverage.spatialVGA интерфейсru
dc.coverage.spatialкомпьютерная графикаru
dc.coverage.spatialмоделированиеru
dc.coverage.spatialвершинный шейдерru
dc.creatorБондаренко М. И.ru
dc.date.issued2020ru
dc.identifierRU\НТБ СГАУ\ВКР20200625133916ru
dc.identifier.citationБондаренко, М. И. Реализация графического конвейера на ПЛИС : вып. квалификац. работа по направлению подгот. 11.03.04 "Электроника и наноэлектроника" (уровень бакалавриата) / М. И. Бондаренко ; рук. работы И. Н. Козлова ; М-во науки и высш. образования Рос. Федерации, Самарский национальный исследовательский университет им. С. П. Королева (Самарский ун-т), Ин-т информатики. - Самара, 2020. - on-lineru
dc.description.abstractРазработана система фиксированного графического конвейера с описанием на языке SystemVerilog. Спроектированы модули, входящие в состав графического конвейера, а именно: вершинный шейдер, растеризатор, пиксельный шейдер, а также вспомогательные модули: модуль управления VGA интерфейсом, главный модуль управления всей системой, фрейм-буфер, z-буфер и ROM-память. Проведено моделирование некоторых отдельных модулей и модуля верхнего уровня. Проведено тестирование на отладочной плате Nexus 4 DDR Artix-7 FPGA. Рассчитаны производительность и энергопотребление системы.ru
dc.format.extentЭлектрон. дан. (1 файл : 2,1 Мб)ru
dc.titleРеализация графического конвейера на ПЛИСru
dc.typeTextru
dc.subject.rugasnti50.10.43ru
dc.subject.udc004.92ru
dc.textpartВ данной ячейке находятся две трех-входовые LUT. 37 В обычном режиме левый мультиплексор выбирает результат из верхней или нижней LUT. В арифметическом режиме выходы LUT подаются на сумматор. Выбор режима программируется помощью среднего мультиплексора. Выход может быть синхронным или асинхронным, в зависимости от программирования мультиплексора справа. Современные семейства ПЛИС расширяют вышеупомянутые возможности, чтобы включать функцион...-
Располагается в коллекциях: Выпускные квалификационные работы

Файлы этого ресурса:
Файл Размер Формат  
Бондаренко_Михаил_Игоревич_Реализация_графического_конвейера.pdf2.2 MBAdobe PDFПросмотреть/Открыть  
Показать базовое описание ресурса Просмотр статистики
Поделиться:



Все ресурсы в архиве электронных ресурсов защищены авторским правом, все права сохранены.