Отрывок: 1 Разработка поведенческой модели Как отмечалось в разделе 2 подразделе 2.3, встроенные системы самотестирования представляют собой поверхностно-монтируемые на печатную плату микросхемы, либо выполняемый в качества СФ-блоков в системах на кристалле, разработка которых осуществляется с помощью средств автоматизированного проектирования (САПР) по некоторому маршруту. Для нисходящего маршрута, рассматриваемого в рамках работы, в общем случае...
Название : Разработка метода верификации цифровой ячейки оперативного запоминающего устройства
Авторы/Редакторы : Попов А. В.
Головашкин Д. Л.
Саноян А. Г.
Минобрнауки России
Самарский национальный исследовательский университет им. С. П. Королева (Самарский университет)
Институт информатики
математики и электроники
Дата публикации : 2019
Библиографическое описание : Попов, А. В. Разработка метода верификации цифровой ячейки оперативного запоминающего устройства : вып. квалификац. работа по направлению подгот. "Электроника и наноэлектроника" (уровень бакалавриата) / А. В. Попов ; рук. работы Д. Л. Головашкин ; нормоконтролер А. Г. Саноян ; Минобрнауки России, Самар. нац. исслед. ун-т им. С. П. Королева (Самар. ун-т), Ин-т информатики, математики и электроники, Фа. - Самаpа, 2019. - on-line
Аннотация : В работе рассматриваются методы верификации статических оперативных запоминающих устройств и встроенные системы самотестирования.Цель работы – разработка быстрого метода верификации микросхемы статического оперативного запоминающего устройства со 100% по
Другие идентификаторы : RU\НТБ СГАУ\ВКР20190808095506
Ключевые слова: язык описания аппаратуры
Cadence
маршевые тесты
статическое оперативное запоминающее устройство
встроенная система самотестирования
Располагается в коллекциях: Выпускные квалификационные работы




Все ресурсы в архиве электронных ресурсов защищены авторским правом, все права сохранены.