Отрывок: Для верификации проекта тестовое покрытие может обеспечить конструктору грубую количественную оценку того, насколько хорошо реализован проект, а так же список необнаруженных неисправностей может предоставить ценную информацию о тех подсхемах, которые не тестировались так же детально, как другие подсхемы. Например, соглашение об именовании неисправностей в большинстве программ моделирования неисправ...
Название : Оптимизация метода верификации параметризованной цифровой ячейки постоянного запоминающего устройства
Авторы/Редакторы : Коновалов М. А.
Головашкин Д. Л.
Саноян А. Г.
Козлов И. Н.
Минобрнауки России
Самарский национальный исследовательский университет им. С. П. Королева (Самарский университет)
Институт информатики
математики и электроники
Дата публикации : 2019
Библиографическое описание : Коновалов, М. А. Оптимизация метода верификации параметризованной цифровой ячейки постоянного запоминающего устройства : вып. квалификац. работа по направлению подгот. "Электроника и наноэлектроника" (уровень бакалавриата) / М. А. Коновалов ; рук. работы Д. Л. Головашкин ; нормоконтролер А. Г. Саноян ; консультант И. Н. Козлов ; Минобрнауки России, Самар. нац. исслед. ун-т им. С. П. Королева (Самар. ун-т), Ин-т информатик. - Самаpа, 2019. - on-line
Аннотация : В работе рассматриваются методы верификации постоянных запоминающих устройств, свойственные им модели неисправностей, а так же структуры встроенной Цель работы – оптимизация метода верификации постоянного запоминающего устройства по критерию время тестир
Другие идентификаторы : RU\НТБ СГАУ\ВКР20190808092515
Ключевые слова: постоянное запоминающее устройство (ПЗУ)
модели неисправностей
методы верификации
ВССТ
Располагается в коллекциях: Выпускные квалификационные работы




Все ресурсы в архиве электронных ресурсов защищены авторским правом, все права сохранены.