Отрывок: В данной работе проведен анализ, оптимизация и моделирование блока тестирования статической памяти с использованием языка описания аппаратуры Verilog HDL. Был выбран маршевый тест March C-, так как он обеспечивает высокую полноту обнаружения традиционных неисправностей. Представлена оптимизация маршевого теста по критерию времени тестирования, что позволило практически в два раза сократить выполнение алгоритма, но повлияло на обнаружение...
Название : Оптимизация блока тестирования статической памяти
Авторы/Редакторы : Бобров А. А.
Дата публикации : 2023
Библиографическое описание : Бобров, А. А. Оптимизация блока тестирования статической памяти / А. А. Бобров // Актуальные проблемы радиоэлектроники и телекоммуникаций : материалы Всерос. науч.-техн. конф. (г.Самара, 25-28 апр. 2023 г.) / Самар. нац. исслед. ун-т им. С. П. Королева (Самар. ун-т) ; под. ред. А. И. Данилина. - Самара : Артель, 2023. - С. 203-205.
Другие идентификаторы : RU\НТБ СГАУ\535932
Ключевые слова: тестирование вычислительных систем
многократное тестирование
запоминающие устройства
математические модели неисправностей
маршевые тесты памяти
Располагается в коллекциях: Актуальные проблемы радиоэлектроники и телекоммуникаций

Файлы этого ресурса:
Файл Размер Формат  
978-5-903943-19-7_2023-203-205.pdf392.46 kBAdobe PDFПросмотреть/Открыть
Показать полное описание ресурса Просмотр статистики
Поделиться:



Все ресурсы в архиве электронных ресурсов защищены авторским правом, все права сохранены.